这是「国际半导体技能蓝图（ITRS）」[1] 用来区分半导体制程技能工艺代的节点数值。对此我在另一问题的答复中[2] 有具体阐明，可供参阅。
归纳来说，它描绘了该工艺代下加工标准的精确度。它并非指半导体器材中某一具体结构的特征尺度，而是一类能够反映出加工精度的尺度的平均值。比方，在 DRAM 存储单元中，该数值与两条金属线最小答应距离的一半持平；在模仿电路的 MOSFET 中，它或许与最小答应的沟道长度持平。
最直观地，它反映出：集成电路经过微电子制作工艺加工生产能到达更大的集成密度——
在相同的面积中，有或许包容更杂乱的电路系统，相同功用的电路须占用的体积或许会更少；
对同一电路系统，由于集成度的进步、信号物理途径的缩短，或许到达更大的运转速率；
当然未必必定是长处，某些电路模块的功用或许便是供给大功率，它们的规划难度反而会添加。
新的加工工艺或许会在半导体材猜中引进新的电学特性，由此或许会引出全新的规划方法；其他等等……
在消费范畴，当工业界上线新的工艺代后，意味着原先工艺代的产品将会降价，一起同类产品的功能将跃迁入一个新的层次——业界常常称这种现象叫「摩尔定律」；
由于微电子制程技能现在尚依靠「光刻」[3] 技能，而光刻的分辨率仍是有极限的，这也意味着，当工艺代进一步推动、尺度进一步缩小时，也不得不考虑未来加工工艺的开展方向和具体技能上的完结方法。
线宽。实践规划中除了栅极，其他的规划尺度一般都大于工艺节点的尺度。即使是栅极也不都是运用最小线宽的。
（这个图仅仅举个栗子，实践的22nm工艺现已运用金属栅极和双阱工艺而不是多晶硅栅和N阱工艺了）
这是与非门和或非门的地图。白的是衬底层，红的是多晶硅层，蓝的是金属层。
多晶硅栅极的最小线nm的。其他全部尺度都是要大于22nm的，具体各层线宽的最小值需求看该工艺的规划手册。
至于为什么用栅极线宽而不是其他的线宽来表征工艺节点，是由于栅极宽度一般是整个规划中最重要的参数。
晶体管（这儿只考虑MOSFET，不考虑BJT啥的）有四个电极：栅、源、漏、衬底。
栅极是操控极，栅极和源极之间的的电压差，操控了漏极和源极之间的电流巨细。（便是个跨导啦）
这个电流受许多要素影响：晶体管迁移率、绝缘层电容还有各种古怪的非理性效应等等。以上这些是完全由工艺决议的，不行规划的。一般情况下仅有能够规划的东西便是沟道宽长比。而沟道宽长比基本上便是晶体管栅极的长宽比（长沟器材能够直挨近似，短沟器材要加批改项）。
最小线宽越小晶体管的最小尺度就越小，规划出来的芯片面积就越小，同一块晶圆就能塞下更多相同功用的芯片，芯片的价格就越廉价。（当然这儿只考虑了生产本钱）
并且新工艺在漏电、截止频率方面都是优于老工艺的，一般作业电压也会稍稍下降，规划出来的芯片功耗能够更低，作业频率能够更高。
由于相关于数字电路，模仿电路一般需求驱动更大的负载，所以需求运用大尺度器材。你最小尺度缩得再小人家也用不了。。。对模仿电路来说新工艺首要是截止频率和迁移率上的差异。
作为国内某Fab PE（process engineer，工艺工程师），无药怒答一波。
在看完楼上的那些答复后，有两个感悟。一个是百度和大学害死人，还有一个是真实的fab PE怎样会有时刻来知乎！！
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关于芯片工业而言，最重要的一个技能目标的衡量便是要害尺度（critical dimension，简称CD），这表明一个fab乃至是当时的芯片制作业所能到达的最小的工艺水平。可是这并不是表明一切的工艺都有必要要用22nm完结，仅仅在一些最要害的部位，例如楼上所说到的沟道长度，其工艺的水平直接联系到最终做出的器材和全体的芯片的功能，所以越小越好。也不是说无止境的小，仅仅在经过各种手法将CD缩小后带来的负面效应下降到能承受的规模后所能到达的最小线宽。
这儿的nm单位便是你正常物理认知的nm单位，没有什么特别的意义。不需求惊奇，咱们PE也都好歹是高考过来的。
晶体管栅极的效果就适当于你家点灯的开关相同，它则是每个mos管的开关。说的专业点，关于一个mos管而言，在会在必定的电压下开端作业，而这个电压被称为阈值电压，阈值电压便是加在栅极上。栅极下方对应的便是称为沟道的区域，当栅极电压小于阈值电压时，沟道不导电，大于阈值电压，沟道中就会有许多的正负电荷进行导电，他们被称为载流子。能够去搜两张mos的结构图便于了解。（这儿的区域指的是mos管两头的源极和漏极，自行百度，不赘述。）
它的长度能够了解为两地的旅程。载流子从一个区域到别的一个区域需求跑路吧？跑路有远近吧？旅程短了跑的就快了吧？跑的快了器材速度就快了吧？每个器材的速度都提上去了安兔兔2W,3W跑分就不是梦了吧？恩，便是这么简略。
当然不是。这个首要从一个具体完结的视点来讲，你不或许无限短下去，制作业也是工业啊，工业是有极限的。限于机器限于人力。然后从科学的视点来讲，当你沟道短到必定程度后，和你传输电流的载流子巨细挨近，你能够幻想一下你要参与跑步，成果结尾就在你起点转个身的方位，那你底子不必跑啊。同理，当你带点的载流子不跑就能到对面的那个区域，同学，你这不是短路是什么？在mos管不加点的情况下就通电了，这还怎样玩？你家电闸的开关不论什么时分都是翻开的状况，你幻想下这日子怎样过。再说的科学一点，附加阐明上一条答案，器材的功能并不是和长度线性相关的，而是和一个叫宽长比的物理量相关，当然这也不是线性的。在微电子的国际里线性这个概念都是在许多束缚下才干树立的。至于宽长比则是你的栅极的宽度和长度的比，也是你沟道宽度长度的比。这个再展开讲我能够给你讲半本模电半本半导体器材的书了。不再赘述，求知欲强的话找个靠谱的网站自行学习吧。
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国内Fab圈子太小，匿了匿了。尽管大部分工程师都不逛知乎，可是不扫除被人肉的或许，留点小秘密吧。
我仅仅个学生，简略答复下自己知道的吧。话说你标题的问题我没太懂，按我的了阐明。我想你会重视这个问题，是由于Intel最近的新款CPU Ivy Bridge的新闻，大约上一年5月份的事，Intel推出了三栅极（Tri-Gate）晶体管。关于咱们这行，肯定是一次革命性的腾跃，如@李楠@李享所说，更小的管子带来更高的集成度，更低的功耗等等优点（至于峰值频率我持怀疑态度），Tri-Gate使得反型层面积添加，能够用于更高的驱动电流。用过不同工艺仿真的我切身体会到工艺所带来功能的进步。
s/en/silicon-innovations/standards-22-nanometers-fun-facts.html?wapkw=3-D%20Tri-Gate
从功能来说，与之前的32n平面晶体管比较，Tri-Gate单晶体管功耗下降50%（究竟这个官方描绘，我记住看过报导，单管和实践运用全体距离仍是挺大的，没那么省功耗。），功能提高37%。即在管子在“开”的情况下，尽或许的流过更多电流；在“关”情况下，流过最少的电流；并且两者转化速度快。
s/en/silicon-innovations/standards-22nm-3d-tri-gate-transistors-presentation.html?wapkw=3-D%20Tri-Gate
1000 000 000 nm=1 m，我想你问的更或许是指22n指什么长度，从工艺视点来说，指芯片上晶体管和晶体管之间导线连线的宽度，俗称“线. 关于晶体管栅极
栅极的原料决议了一个叫“阈值电压”(Vth)的东东，而栅-源电压(Vgs)和这个Vth的差能够改动栅极下方区域的导电才干。说的有点理论了，假如感兴趣最好找本集成电路或是半导体相关的书，最简略的了解便是：栅极电压能够操控管子的电流，也便能够完结模仿电路中的增益特性，还能够完结数字电路中的开关特性（CPU是数字电路）。
栅极的长度是个十分重要的目标，在规划中是依据电路规划调整的，其最小长度也能够了解为工艺长度（如22n，形似一般会比工艺大一点，我不确认）。在极限之前，形似是量子物理吧，自然是和工艺长度相同越小越好。尽管也会有些问题
当然，越小越好对用户来说是肯定正确的（除了价格问题，呵呵），关于规划者来说，特别模仿规划，苦比哇...
关于Intel这个22n的Tri-Gate，个人觉得首要针对的是移动商场，Intel Atom总拼不过ARM，用上新工艺，期望效果显著，好坐等看各种手机、平板大战，哈哈！
这个22纳米有个专门的名字叫技能节点（technology node）的特征尺度（critical dimension, CD）
看到一些答复所说的是十几年前的概念了，这儿弥补阐明一下在不一起期（至1 nm节点）那个特征尺度指的都是什么。
直到2004年（90 nm节点），特征尺度的意义是比较直观的，基本上就直接对应晶体管的巨细，即半距离（
，half-pitch）。那时分的尺度减缩比较单纯，还没有碰到栅控才干缺乏、散热等各种古怪问题。
后来就碰到了那些问题，特征尺度的意义就含糊了。人们给这种改变找了个说法，叫尺度减缩由几许减缩（Geometrical scaling）转为等效减缩（Equivalent scaling）。说白了大约是：咱们无法再像曾经那样缩了。
2010年记载的特征尺度与半距离、栅长的联系。他们对2020年的猜测仍是有点达观了
英特尔：等等，你这个只适当于我的10纳米。台积电：我不论，是我先发的。。那段时刻，像一些答案说的，特征尺度还基本上是
如同也不叫什么特征尺度、要害尺度、CD了。究竟，特征尺度这个概念是光刻板里的，就表明最小线宽。
IEEE再次给这波失约找了个说法，[2]叫从等效减缩转变为三维功率减缩（3D Power Scaling）。
IEEE. (2018). the International Roadmap for Devices and Systems.
专业的东西就不赘述了。有个挺好的比方，芯片加工比如在印钞票，晶圆便是纸，光刻（及其他工艺流程）便是把纸变成钞票的印钞机，最终把芯片卖了就换成了真的钞票。
假如印钞机的印刷速度不变（芯片加工的各种物理化学反应的速率基本是确认的），如安在相同的时刻印刷更多钞票呢？两个方向：1. 增大纸张的面积（当然印钞机也要更新换代习惯大的纸张）；2. 在保值的情况下缩小每张钞票的面积。这刚好对应了如今芯片制作工艺开展的两个方向：1. 运用更大的晶圆（现在如同在搞450mm）；2. 缩小晶体管尺度，便是缩短沟道长度（现在商场上是22nm，未来将继续缩小）。
Intel，TSMC什么的，说白了意图便是要赚钱。小的晶体管带来的功能提高当然不错，但资本家们明显更重视赢利的最大化：最大化“印钞机”的速率。当然对外声称不能这么光秃秃，仍是要说“缩小晶体管是为了增强功能，提高用户体会 blablabla”。
意味着你要花钱更新的CPU了，当然这是扯淡的线纳米三栅极晶体管的栅极十分小，人的一根头发的宽度就能包容超越4000个栅极。
假如一幢一般房子依照晶体管的开展速度继续缩小，那么它现已小到你只要经过显微镜才干看到它。要想用肉眼看到22纳米的晶体管，你有必要把一块芯片扩大到比房子还大。
与英特尔1971年推出的首款4004微处理器比较，22纳米CPU的运转速度进步了4000多倍，而每个晶体管的能耗则下降了5000倍。每个晶体管的价格下降到本来的1/50000。
一个22纳米晶体管可在1秒钟之内开关1000亿次。一个人开关这么屡次电灯，差不多需求花2000年时刻。
22纳米意味着集成电路集成度会更高，一个晶圆（wafer）上能够流出更多的芯片，意味着原材料本钱的分摊。并且特征尺度越来越小也意味着晶体管开关速度的提高，以及芯片功耗的下降。
不知道题主说的“纳米单位”是什么意思，依照个人了解来答复吧。纳米是长度单位，22纳米指的是晶体管的
这儿如同需求讲一个概念，上面的答案都说晶体管栅长晶体管栅长的，其实只要
有栅（Gate）这个概念。一般说的晶体管指的是晶体三极管，三极管包含了
，双极型晶体管的三端别离被叫做发射极（E），基极（B），集电极（C），而场效应管的三端别离被叫做
的人应该有形象，模电书上画的晶体管都是以E、B、C标示的三端吧...不过现在用得比较多的是场效应管。
以MOS管为例，当栅、源、漏三端之间的电压联系满意必定条件时（该条件依据是NMOS仍是PMOS会有很大的不同，依据栅长会有较小的不同，具体能够参阅拉扎维和Sansen的书），源端和漏端之间通道就会被翻开，电流会从一端流向另一端（具体流向取决所以NMOS仍是PMOS）。
想随意了解一下的请百度和维基，想具体深化了解的，请参阅模仿三大圣经..
太难答复了，看了下上面的答案，附和@acalephs（个人感觉这个答案比其他的靠谱），不知道是不是由于问题被批改的原因
在有匹配的工艺前提下，越短越好，也便是说，22nm工艺的芯片当然比32nm的好（管子尺度越小，集成度越高，开关速度更快，功率也越低）。
一般在推导公式的时分，为了简化会省掉掉一些项，理由是“影响太小”，在树立模型时，为了简化模型，一般会省掉掉一些寄生效应，理由是“影响能够疏忽不计”，可是跟着特征尺度越来越小，这些寄生效应就越来越不行疏忽，一些小的漏电流也不行被忽视，假如不加以批改的话，短沟器材和长沟器材之间的不同会十分大。
并且半导体器材自身也是有物理极限的，原子再小，也是有直径的啊，硅原子直径是纳米级的。
并且跟着特征尺度越来越小，栅极和有源区（D/S）之间的绝缘层也会越来越薄，会导致很简单被电压击穿。
并且越短越好也是对数字电路而言吧，模仿电路现在用点13~点18的比较常见吧（0.13um、0.15um、0.18um）
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年末intel要发布14nm移动版的处理器，高功能，低功耗，农企仍是28nm、、、
要不是怕被弄断查询，14nm估量早就发布了，就如同今年年末也仅仅是发布移动渠道的处理器，我信任，14nm的技能几年前或许就现已被intel把握。
现在干流先进制程一般运用12英寸的晶圆，工艺尺度越小，在同一个晶圆上相同地图规划的芯片就会多放一倍（以摩尔定律为例），最优化条件下本钱下降一倍。所以会看到半导体工业不断的减小器材尺度。
半导体制程中此22纳米指的是器材中On rule器材的尺度，而不是最小的。
工艺尺度仅仅指一个代代，说是22纳米仅仅说规划上这么做，真实工艺上完结起来或大或小，工艺中完结起来有这样那样的问题。
22纳米现在算比较先进的制程，现在最先进的是14纳米，现在看到比较靠谱的能够到7纳米。
